SystemVerilogによるFPGA/ディジタル回路設計入門

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あらすじ

※この商品はタブレットなど大きいディスプレイを備えた端末で読むことに適しています。また、文字だけを拡大することや、文字列のハイライト、検索、辞書の参照、引用などの機能が使用できません。※この電子書籍は紙版書籍のページデザインで制作した固定レイアウトです。SystemVerilogによる回路設計を実践的に解説SystemVerilogによるFPGA/ASIC 設計方法を解説する入門書です。SystemVerilog は、はデジタル回路設計のデファクトスタンダードであるVerilog HDLを拡張した言語で、検証に関する機能が強化されています.Verilog HDLは、ライバルであるVHDLに比べて比較的書きやすい言語といわれています。本書は、若い技術者や学生向けに最近のSystemVerilogによるデジタル回路設計を解説するものです。FPGAへの実装やデジタル回路自体の基礎からSystemVerilogによるRISC V(リスク ファイブ)設計、Verilog HDLと比較しての注意点など、実践的な内容を解説しています。第1章 ハードウェア記述言語による FPGA/ASIC 設計第2章 FPGA への実装入門第3章 ディジタル回路入門第4章 SystemVerliog による順序回路設計第5章 SystemVerilog による FPGA の設計と実装第6章 SystemVerilog による ASIC 設計第7章 SystemVerilogとVerilog HDLの対比と記述の罠

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